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diff --git a/plat/imx/imx8mq/ddr/lpddr4_ddrc_cfg.c b/plat/imx/imx8mq/ddr/lpddr4_ddrc_cfg.c new file mode 100644 index 00000000..dba387b0 --- /dev/null +++ b/plat/imx/imx8mq/ddr/lpddr4_ddrc_cfg.c @@ -0,0 +1,147 @@ +/* + * Copyright (c) 2013-2017, ARM Limited and Contributors. All rights reserved. + * Copyright 2017-2018 NXP. + * + * SPDX-License-Identifier: BSD-3-Clause + */ + +#include <arch.h> +#include <arch_helpers.h> +#include <debug.h> +#include <stdbool.h> +#include <ddrc.h> +#include <mmio.h> +#include <platform_def.h> +#include <spinlock.h> +#include <soc.h> + +#define WR_POST_EXT_3200 + +static inline void umctl2_addrmap(void) +{ + /* Address mapping */ + /* need be refined for DDR vender */ + /* Address map is from MSB 29: r15, r14, cs, r13-r0, b2-b0, c9-c0 */ + mmio_write_32(DDRC_ADDRMAP0(0), 0x00000015); + mmio_write_32(DDRC_ADDRMAP3(0), 0x00000000); + mmio_write_32(DDRC_ADDRMAP4(0), 0x00001F1F); + /* bank interleave */ + mmio_write_32(DDRC_ADDRMAP1(0), 0x00080808); + mmio_write_32(DDRC_ADDRMAP5(0), 0x07070707); + mmio_write_32(DDRC_ADDRMAP6(0), 0x08080707); +} + +static inline void umctl2_perf(void) +{ + mmio_write_32(DDRC_ODTCFG(0), 0x0b060908); + mmio_write_32(DDRC_ODTMAP(0), 0x00000000); + mmio_write_32(DDRC_SCHED(0), 0x29511505); + mmio_write_32(DDRC_SCHED1(0), 0x0000002c); + mmio_write_32(DDRC_PERFHPR1(0), 0x5900575b); + mmio_write_32(DDRC_PERFLPR1(0), 0x00000009); + mmio_write_32(DDRC_PERFWR1(0), 0x02005574); + mmio_write_32(DDRC_DBG0(0), 0x00000016); + mmio_write_32(DDRC_DBG1(0), 0x00000000); + mmio_write_32(DDRC_DBGCMD(0), 0x00000000); + mmio_write_32(DDRC_SWCTL(0), 0x00000001); + mmio_write_32(DDRC_POISONCFG(0), 0x00000011); + mmio_write_32(DDRC_PCCFG(0), 0x00000111); + mmio_write_32(DDRC_PCFGR_0(0), 0x000010f3); + mmio_write_32(DDRC_PCFGW_0(0), 0x000072ff); + mmio_write_32(DDRC_PCTRL_0(0), 0x00000001); + mmio_write_32(DDRC_PCFGQOS0_0(0), 0x01110d00); + mmio_write_32(DDRC_PCFGQOS1_0(0), 0x00620790); + mmio_write_32(DDRC_PCFGWQOS0_0(0), 0x00100001); + mmio_write_32(DDRC_PCFGWQOS1_0(0), 0x0000041f); + mmio_write_32(DDRC_FREQ1_DERATEEN(0), 0x00000202); + mmio_write_32(DDRC_FREQ1_DERATEINT(0), 0xec78f4b5); + mmio_write_32(DDRC_FREQ1_RFSHCTL0(0), 0x00618040); + mmio_write_32(DDRC_FREQ1_RFSHTMG(0), 0x00610090); +} + +static inline void umctl2_freq1(void) +{ + mmio_write_32(DDRC_FREQ1_DERATEEN(0), 0x0000000); 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+ mmio_write_32(DDRC_FREQ1_DFITMG0(0), 0x3858202); + mmio_write_32(DDRC_FREQ1_DFITMG1(0), 0x0000404); + mmio_write_32(DDRC_FREQ1_DFITMG2(0), 0x0000502); +} + +void lpddr4_cfg_umctl2(void) +{ + /* Start to config, default 3200mbps */ + mmio_write_32(DDRC_DBG1(0), 0x00000001); + mmio_write_32(DDRC_PWRCTL(0), 0x00000001); + mmio_write_32(DDRC_MSTR(0), 0xa3080020); + mmio_write_32(DDRC_MSTR2(0), 0x00000000); + mmio_write_32(DDRC_RFSHTMG(0), 0x006100E0); + mmio_write_32(DDRC_INIT0(0), 0xC003061B); + mmio_write_32(DDRC_INIT1(0), 0x009D0000); + mmio_write_32(DDRC_INIT3(0), 0x00D4002D); +#ifdef WR_POST_EXT_3200 /* recommened to define */ + mmio_write_32(DDRC_INIT4(0), 0x00330008); +#else + mmio_write_32(DDRC_INIT4(0), 0x00310008); +#endif + mmio_write_32(DDRC_INIT6(0), 0x0066004a); + mmio_write_32(DDRC_INIT7(0), 0x0006004a); + + mmio_write_32(DDRC_DRAMTMG0(0), 0x1A201B22); + mmio_write_32(DDRC_DRAMTMG1(0), 0x00060633); + mmio_write_32(DDRC_DRAMTMG3(0), 0x00C0C000); + mmio_write_32(DDRC_DRAMTMG4(0), 0x0F04080F); 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+ + /* performance setting */ + umctl2_perf(); + + /* freq set point 1 setting */ + umctl2_freq1(); +} |