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Diffstat (limited to 'plat/imx/imx8mq/ddrc.c')
| -rw-r--r-- | plat/imx/imx8mq/ddrc.c | 2637 |
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All rights reserved. + * Copyright 2017 NXP + * + * Redistribution and use in source and binary forms, with or without + * modification, are permitted provided that the following conditions are met: + * + * Redistributions of source code must retain the above copyright notice, this + * list of conditions and the following disclaimer. + * + * Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * + * Neither the name of ARM nor the names of its contributors may be used + * to endorse or promote products derived from this software without specific + * prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE + * ARE DISCLAIMED. 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index++) { + offset = lpddr4_saved_trained_csr[index].offset; + lpddr4_saved_trained_csr[index].val = dwc_ddrphy_apb_rd(offset); + } + + dwc_ddrphy_apb_wr(0xc0080, 0x0); + dwc_ddrphy_apb_wr(0xd0000, 0x1); +} + +/* restore the trained CSRs before exit IO retention */ +static void restore_trained_csr(void) +{ + int index, offset, val, size; + + size = sizeof(lpddr4_saved_trained_csr) / 8; + + for(index = 0; index < size; index++) { + val = lpddr4_saved_trained_csr[index].val; + offset = lpddr4_saved_trained_csr[index].offset; + + dwc_ddrphy_apb_wr(offset, val); + } +} + +static void phy_cfg_before_csr_restore(void) +{ + int index, offset, val, size; + + size = sizeof(data_before_restore) / 8; + + for(index = 0; index < size; index++) { + val = data_before_restore[index].val; + offset = data_before_restore[index].offset; + + dwc_ddrphy_apb_wr(offset, val); + } + +} + +static void phy_cfg_after_csr_restore(void) +{ + int index, offset, val, size; + + size = sizeof(data_after_restore) / 8; + + for(index = 0; index < size; index++) { + val = data_after_restore[index].val; + offset = data_after_restore[index].offset; + + dwc_ddrphy_apb_wr(offset, val); + } +} + +void lpddr4_cfg_umctl2(void) +{ + mmio_write_32(IMX_DDRC_BASE + 0x00000304, 0x00000001); + mmio_write_32(IMX_DDRC_BASE + 0x00000030, 0x00000001); + mmio_write_32(IMX_DDRC_BASE + 0x00000000, 0x83080020); + mmio_write_32(IMX_DDRC_BASE + 0x00000064, 0x006180e0); + mmio_write_32(IMX_DDRC_BASE + 0x000000d0, 0xc003061B); + mmio_write_32(IMX_DDRC_BASE + 0x000000d4, 0x009D0000); + mmio_write_32(IMX_DDRC_BASE + 0x000000d8, 0x0000fe05); + mmio_write_32(IMX_DDRC_BASE + 0x000000dc, 0x00d4002d); + mmio_write_32(IMX_DDRC_BASE + 0x000000e0, 0x00310008); + mmio_write_32(IMX_DDRC_BASE + 0x000000e4, 0x00040009); + mmio_write_32(IMX_DDRC_BASE + 0x000000e8, 0x0046004d); + mmio_write_32(IMX_DDRC_BASE + 0x000000ec, 0x0005004d); + mmio_write_32(IMX_DDRC_BASE + 0x000000f4, 0x00000979); + mmio_write_32(IMX_DDRC_BASE + 0x00000100, 0x1a203522); + mmio_write_32(IMX_DDRC_BASE + 0x00000104, 0x00060630); + mmio_write_32(IMX_DDRC_BASE + 0x00000108, 0x070e1214); + mmio_write_32(IMX_DDRC_BASE + 0x0000010c, 0x00b0c006); + mmio_write_32(IMX_DDRC_BASE + 0x00000110, 0x0f04080f); + mmio_write_32(IMX_DDRC_BASE + 0x00000114, 0x0d0d0c0c); + mmio_write_32(IMX_DDRC_BASE + 0x00000118, 0x01010007); + mmio_write_32(IMX_DDRC_BASE + 0x0000011c, 0x0000060a); + mmio_write_32(IMX_DDRC_BASE + 0x00000120, 0x01010101); + mmio_write_32(IMX_DDRC_BASE + 0x00000124, 0x40000008); + mmio_write_32(IMX_DDRC_BASE + 0x00000128, 0x00050d01); + mmio_write_32(IMX_DDRC_BASE + 0x0000012c, 0x01010008); + mmio_write_32(IMX_DDRC_BASE + 0x00000130, 0x00020000); + mmio_write_32(IMX_DDRC_BASE + 0x00000134, 0x18100002); + mmio_write_32(IMX_DDRC_BASE + 0x00000138, 0x00000dc2); + mmio_write_32(IMX_DDRC_BASE + 0x0000013c, 0x80000000); + mmio_write_32(IMX_DDRC_BASE + 0x00000144, 0x00a00050); + mmio_write_32(IMX_DDRC_BASE + 0x00000180, 0x53200018); + mmio_write_32(IMX_DDRC_BASE + 0x00000184, 0x02800070); + mmio_write_32(IMX_DDRC_BASE + 0x00000188, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + 0x00000190, 0x0397820a); + mmio_write_32(IMX_DDRC_BASE + 0x00000194, 0x00020103); + mmio_write_32(IMX_DDRC_BASE + 0x000001a0, 0xe0400018); + mmio_write_32(IMX_DDRC_BASE + 0x000001a4, 0x00df00e4); + mmio_write_32(IMX_DDRC_BASE + 0x000001a8, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + 0x000001b0, 0x00000011); + mmio_write_32(IMX_DDRC_BASE + 0x000001b4, 0x0000170a); + mmio_write_32(IMX_DDRC_BASE + 0x000001c0, 0x00000001); + mmio_write_32(IMX_DDRC_BASE + 0x000001c4, 0x00000000); + /* Address map is from MSB 29: r15, r14, cs, r13-r0, b2-b0, c9-c0 */ + mmio_write_32(IMX_DDRC_BASE + DDRC_ADDRMAP0, 0x00000015); + mmio_write_32(IMX_DDRC_BASE + DDRC_ADDRMAP4, 0x00001F1F); + /* bank interleave */ + mmio_write_32(IMX_DDRC_BASE + DDRC_ADDRMAP1, 0x00080808); + mmio_write_32(IMX_DDRC_BASE + DDRC_ADDRMAP5, 0x07070707); + mmio_write_32(IMX_DDRC_BASE + DDRC_ADDRMAP6, 0x08080707); + mmio_write_32(IMX_DDRC_BASE + 0x00000240, 0x020f0c54); + mmio_write_32(IMX_DDRC_BASE + 0x00000244, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + 0x00000490, 0x00000001); + + /* performance setting */ + mmio_write_32(IMX_DDRC_BASE + DDRC_ODTCFG, 0x0b060908); + mmio_write_32(IMX_DDRC_BASE + DDRC_ODTMAP, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + DDRC_SCHED, 0x29511505); + mmio_write_32(IMX_DDRC_BASE + DDRC_SCHED1, 0x0000002c); + mmio_write_32(IMX_DDRC_BASE + DDRC_PERFHPR1, 0x5900575b); + mmio_write_32(IMX_DDRC_BASE + DDRC_PERFLPR1, 0x900093e7); + mmio_write_32(IMX_DDRC_BASE + DDRC_PERFWR1, 0x02005574); + mmio_write_32(IMX_DDRC_BASE + DDRC_DBG0, 0x00000016); + mmio_write_32(IMX_DDRC_BASE + DDRC_DBG1, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + DDRC_DBGCMD, 0x00000000); + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x00000001); + mmio_write_32(IMX_DDRC_BASE + DDRC_POISONCFG, 0x00000011); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCCFG, 0x00000111); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGR_0, 0x000010f3); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGW_0, 0x000072ff); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCTRL_0, 0x00000001); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGQOS0_0, 0x01110d00); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGQOS1_0, 0x00620790); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGWQOS0_0, 0x00100001); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCFGWQOS1_0, 0x0000041f); + mmio_write_32(IMX_DDRC_BASE + DDRC_FREQ1_DERATEEN, 0x00000202); + mmio_write_32(IMX_DDRC_BASE + DDRC_FREQ1_DERATEINT, 0xec78f4b5); + mmio_write_32(IMX_DDRC_BASE + DDRC_FREQ1_RFSHCTL0, 0x00618040); + mmio_write_32(IMX_DDRC_BASE + DDRC_FREQ1_RFSHTMG, 0x00610090); +} + +void lpddr4_cfg_phy(void) +{ + /* phy init config before restore the trained CSR */ + phy_cfg_before_csr_restore(); + /* restore the trained CSR, no need to do re-training */ + restore_trained_csr(); + /* load the PIE */ + phy_cfg_after_csr_restore(); +} + +void ddrc_enter_retention(void) +{ + NOTICE("enter LPDDR4 retention\n"); + + /* save the ddr phy trained csr in ocram */ + if (!trained_csr_saved) { + save_trained_csr(); + trained_csr_saved = true; + } + + /* wait DBGCAM to be empty */ + while (mmio_read_32(IMX_DDRC_BASE + 0x308) != 0x36000000) + ; + /* Block AXI port for any transaction */ + mmio_write_32(IMX_DDRC_BASE + DDRC_PCTRL_0, 0x0); + /* wait for AXI port is idle */ + while (mmio_read_32(IMX_DDRC_BASE + 0x3fc) & 0x10001) + ; + /* enter self refresh */ + mmio_write_32(IMX_DDRC_BASE + DDRC_PWRCTL, 0xaa); + /* wait for STAT refresh type = Self Refresh */ + while ((mmio_read_32(IMX_DDRC_BASE + DDRC_STAT) & 0x33f) != 0x223) + ; + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x00000000); + /* set SWCTL.sw_done to disable quasi-dynamic register programming outside reset */ + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x00000000); + + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x00001f00); + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x00001f20); + + /* wait DFISTAT.dfi_init_complete to 0 */ + while((mmio_read_32(IMX_DDRC_BASE + DDRC_DFISTAT) & 0x1) == 0x1) + ; + + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x00001f00); + + /* wait DFISTAT.dfi_init_complete to 1 */ + while(!(mmio_read_32(IMX_DDRC_BASE + DDRC_DFISTAT) & 0x1)) + ; + + /* set the SWCTL done to enable quasi-dynamic register programming outside reset */ + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x00000001); + + /* + * Transition the PHY to LP3/IO retention state by using a DFI + * frequency operation. + */ + mmio_write_32(0x3c000000 + 4 * 0xd0000, 0x0); + mmio_write_32(0x3c000000 + 4 * 0xd0000, 0x1); + + /* loop for a while */ + for (int i; i < 20; i++); + + /* pwrdnreq_async adbm/adbs of ddr */ + mmio_write_32(0x303a01fc, mmio_read_32(0x303a01fc) & ~(0x2)); + while (mmio_read_32(0x303a01fc) & (1 << 18)); + + /* set the PwrOkIn signal to 0, this will enable the data retention feature on + * the CKE and MEMRESET */ + mmio_write_32(0x30391000, 0x8f000008); + + /* loop for a while */ + for (int i; i < 20; i++); + + /* set CCM CCGR */ + mmio_write_32(0x30384050, 0x0); + mmio_write_32(0x30380950, 0x2); + + /* enable ISO */ + mmio_write_32(0x303a0d40, 0x1); + mmio_write_32(0x303a0104, (1 << 5)); + + /* + * turn off the core VDD and VAA supplies, these supply can be turned + * off in any order, the VDDQ power supply must be active during LP3/IO + * retention. + */ +} + +void ddrc_exit_retention(void) +{ + int i; + + INFO("exit LPDDR4 retention\n"); + + for(i = 0; i < 50; i++); + + /* start the clock and reset the PHY */ + /* assert all reset */ + mmio_write_32(0x30391000 + 0x4, 0x8f000001); + mmio_write_32(0x30391000, 0x8f00000f); + + mmio_write_32(0x30384050, 0x2); + mmio_write_32(0x30380950, 0x2); + + /* power up the DDRMIX */ + mmio_write_32(0x303a00f8, (1 << 5)); + /* wait for DDRMIX is power up suscessfully */ + while (mmio_read_32(0x303a0104) & ( 1 << 5)) + ; + + mmio_write_32(0x303a01fc, mmio_read_32(0x303a01fc) | 0x2); + + mmio_write_32(0x30360060, 0x80000208); + + /* release the src_system_rst_b */ + mmio_write_32(0x30391004, 0x8f000000); + mmio_write_32(0x30391000, 0x8f000006); + + /* short delay */ + for (int i = 0; i < 500; i++); + + /* config umctl2 */ + lpddr4_cfg_umctl2(); + + /* Skip the DRAM init routine and starts up in self-refresh mode */ + /* Program INIT0.skip_dram_init = 2b'11 */ + mmio_write_32(IMX_DDRC_BASE + DDRC_INIT0, 0xc0000000 | mmio_read_32(IMX_DDRC_BASE + DDRC_INIT0)); + + /* keep the controller in self-refresh mode */ + mmio_write_32(IMX_DDRC_BASE + DDRC_PWRCTL, 0x000000aa); + + /* release all reset */ + mmio_write_32(0x30391000, 0x8f000000); + + /* loop for a while */ + for (int i; i < 500; i++); + + mmio_write_32(IMX_DDRC_BASE + DDRC_DBG1, 0x0); + + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x0); + + /* LPDDR4 mode */ + mmio_write_32(0x3d000000, 0x1); + + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x0); + + lpddr4_cfg_phy(); + + mmio_write_32(0x3c000000 + 4 * 0xd0000, 0x0); + while (mmio_read_32(0x3c000000 + 4 * 0x20097)) + ; + /* set the MicroContMuxSel to 1 */ + mmio_write_32(0x3c000000 + 4 * 0xd0000, 0x1); + + /* before write Dynamic reg, sw_done should be 0 */ + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x0); + /* trigger the PHY init start request */ + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x20); + + /* wait for dfi_init_complete done */ + while (!(mmio_read_32(IMX_DDRC_BASE + DDRC_DFISTAT) & 0x1)) + ; + /* clear DFIMISC.dfi_init_start */ + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x0); + /* set the DFIMISC.dfi_init_complete_en */ + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x1); + + /* set SWCTL.sw_done to enable quasi-dynamic register programming outside reset */ + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x1); + /* wait for SWSTAT.sw_done_ack to 1 */ + while((mmio_read_32(IMX_DDRC_BASE + DDRC_SWSTAT) & 0x1) != 0x1) + ; + + mmio_write_32(IMX_DDRC_BASE + DDRC_PWRCTL, 0xaa); + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x0); + mmio_write_32(IMX_DDRC_BASE + DDRC_DFIMISC, 0x1); + mmio_write_32(IMX_DDRC_BASE + DDRC_SWCTL, 0x1); + + /* wait STAT to normal state */ + while((mmio_read_32(IMX_DDRC_BASE + DDRC_SWSTAT) & 0x1) != 0x1) + ; + + mmio_write_32(IMX_DDRC_BASE + DDRC_PWRCTL, 0x88); + + while((mmio_read_32(IMX_DDRC_BASE + DDRC_STAT) & 0x7) != 0x1) + + mmio_write_32(IMX_DDRC_BASE + DDRC_DERATEEN, 0x302); + mmio_write_32(IMX_DDRC_BASE + DDRC_PCTRL_0, 0x1); + mmio_write_32(IMX_DDRC_BASE + DDRC_RFSHCTL3, 0x0); +} + |