ARM: tegra: clock: Clean tegra3_emc.c macro style

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diff --git a/arch/arm/mach-tegra/tegra3_emc.c b/arch/arm/mach-tegra/tegra3_emc.c
index cbc0ad34784f..44a7009ad1da 100644
--- a/arch/arm/mach-tegra/tegra3_emc.c
+++ b/arch/arm/mach-tegra/tegra3_emc.c
@@ -60,123 +60,123 @@ enum {
 #define	EMC_CLK_MC_SAME_FREQ		(0x1 << 16)
 
 #define BURST_REG_LIST \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RC)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RFC)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RAS)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RP)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_R2W)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_W2R)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_R2P)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_W2P)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RD_RCD)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_WR_RCD)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RRD)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_REXT)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_WEXT)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_WDV)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_QRST)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_QSAFE)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RDV)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_REFRESH)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_BURST_REFRESH_NUM)	\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_PRE_REFRESH_REQ_CNT)	\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_PDEX2WR)			\
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-	DEFINE_REG(TEGRA_EMC_BASE, EMC_PCHG2PDEN)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_ACT2PDEN)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_AR2PDEN)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_RW2PDEN)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSR)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSRDLL)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TCKE)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TFAW)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TRPAB)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TCLKSTABLE)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TCLKSTOP)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_TREFBW)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE_EXTRA)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG6)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_ODT_WRITE)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_ODT_READ)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG5)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL_PERIOD)	\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS0)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS1)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS2)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS3)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS4)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS5)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS6)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS7)          \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE0)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE1)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE2)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE3)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE4)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE5)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE6)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE7)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS0)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS1)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS2)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS3)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS4)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS5)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS6)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS7)         \
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ0)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ1)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ2)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ3)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2CMDPADCTRL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL2)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQPADCTRL2)		\
-	DEFINE_REG(0		 , EMC_XM2CLKPADCTRL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2COMPPADCTRL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL)	\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL2)	\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2QUSEPADCTRL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL3)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_TERM_CTRL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_INTERVAL)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_WAIT_CNT)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_MRS_WAIT_CNT)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_AUTO_CAL_CONFIG)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT)			\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_DURATION)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_DYN_SELF_REF_CONTROL)	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RC),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RFC),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RAS),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RP),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_R2W),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_W2R),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_R2P),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_W2P),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RD_RCD),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_WR_RCD),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RRD),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_REXT),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_WEXT),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_WDV),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_QRST),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_QSAFE),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RDV),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_REFRESH),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_BURST_REFRESH_NUM),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_PRE_REFRESH_REQ_CNT),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_PDEX2WR),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_PDEX2RD),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_PCHG2PDEN),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_ACT2PDEN),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_AR2PDEN),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_RW2PDEN),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSR),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TXSRDLL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TCKE),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TFAW),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TRPAB),			\
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+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TCLKSTOP),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_TREFBW),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_QUSE_EXTRA),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG6),		\
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+	DEFINE_REG(TEGRA_EMC_BASE, EMC_ODT_READ),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_CFG5),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_DIG_DLL_PERIOD),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS0),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS1),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS2),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS3),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS4),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS5),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS6),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQS7),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE0),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE1),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE2),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE3),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE4),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE5),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE6),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_QUSE7),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS0),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS1),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS2),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS3),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS4),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS5),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS6),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLI_TRIM_TXDQS7),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ0),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ1),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ2),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DLL_XFORM_DQ3),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2CMDPADCTRL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL2),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQPADCTRL2),		\
+	DEFINE_REG(0		 , EMC_XM2CLKPADCTRL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2COMPPADCTRL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2VTTGENPADCTRL2),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2QUSEPADCTRL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_XM2DQSPADCTRL3),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_TERM_CTRL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_INTERVAL),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_ZCAL_WAIT_CNT),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_MRS_WAIT_CNT),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_AUTO_CAL_CONFIG),	\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT),			\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CTT_DURATION),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_DYN_SELF_REF_CONTROL),	\
 								\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_CFG)		\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_OUTSTANDING_REQ)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RCD)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RP)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RC)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAS)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_FAW)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RRD)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAP2PRE)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_WAP2PRE)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2R)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2W)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2W)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2R)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_TURNS)		\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_COVERS)	\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_MISC0)		\
-	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_RING1_THROTTLE)	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_CFG),		\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_OUTSTANDING_REQ),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RCD),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RP),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RC),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAS),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_FAW),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RRD),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_RAP2PRE),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_WAP2PRE),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2R),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2W),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_R2W),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_TIMING_W2R),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_TURNS),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_DA_COVERS),	\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_MISC0),		\
+	DEFINE_REG(TEGRA_MC_BASE, MC_EMEM_ARB_RING1_THROTTLE),	\
 								\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_SPARE)		\
-	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_RSV)
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_FBIO_SPARE),		\
+	DEFINE_REG(TEGRA_EMC_BASE, EMC_CFG_RSV),
 
-#define DEFINE_REG(base, reg) ((base) ? ((u32)IO_ADDRESS((base)) + (reg)) : 0),
+#define DEFINE_REG(base, reg) ((base) ? ((u32)IO_ADDRESS((base)) + (reg)) : 0)
 static const u32 burst_reg_addr[TEGRA_EMC_NUM_REGS] = {
 	BURST_REG_LIST
 };
 #undef DEFINE_REG
 
-#define DEFINE_REG(base, reg)	reg##_INDEX,
+#define DEFINE_REG(base, reg)	reg##_INDEX
 enum {
 	BURST_REG_LIST
 };